Híbrido 2D | Xuzhou Dental Burs Group Co., Ltd

Nature volumen 618, páginas 57–62 (2023)Cite este artículo

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Detalles de métricas

Explotar las excelentes propiedades electrónicas de los materiales bidimensionales (2D) para fabricar circuitos electrónicos avanzados es un objetivo importante para la industria de los semiconductores1,2. Sin embargo, la mayoría de los estudios en este campo se han limitado a la fabricación y caracterización de dispositivos aislados de gran tamaño (más de 1 µm2) sobre sustratos de SiO2-Si no funcionales. Algunos estudios han integrado grafeno monocapa en microchips de silicio como una interconexión de área grande (más de 500 µm2)3 y como un canal de transistores grandes (aproximadamente 16,5 µm2) (refs. 4,5), pero en todos los casos la densidad de integración fue baja. , no se demostró ningún cálculo y la manipulación de materiales 2D monocapa fue un desafío porque los poros y grietas nativos durante la transferencia aumentan la variabilidad y reducen el rendimiento. Aquí presentamos la fabricación de microchips híbridos 2D-CMOS de alta densidad de integración para aplicaciones memristivas (CMOS significa semiconductor complementario de óxido de metal). Transferimos una lámina de nitruro de boro hexagonal multicapa a las interconexiones de final de línea de microchips de silicio que contienen transistores CMOS del nodo de 180 nm y finalizamos los circuitos modelando los electrodos superiores y las interconexiones. Los transistores CMOS proporcionan un control excepcional sobre las corrientes a través de los memristores hexagonales de nitruro de boro, lo que nos permite lograr resistencias de aproximadamente 5 millones de ciclos en memristores tan pequeños como 0,053 µm2. Demostramos la computación en memoria mediante la construcción de puertas lógicas y medimos señales de plasticidad dependientes del tiempo de pico que son adecuadas para la implementación de redes neuronales de picos. El alto rendimiento y el nivel de preparación tecnológica relativamente alto logrado representan un avance notable hacia la integración de materiales 2D en productos microelectrónicos y aplicaciones memristivas.

Nuestros microchips de silicio de 2 cm × 2 cm han sido diseñados mediante el software Synopsys y fabricados en una oblea de silicio de 200 mm en una sala limpia industrial utilizando un nodo de tecnología CMOS de 180 nm (Fig. 1a y Datos extendidos Fig. 1). Los circuitos fabricados en este estudio constan de conjuntos de barras transversales de 5 × 5 de celdas de un transistor y un memristor (1T1M, Fig. 1b, c y Fig. 1 complementaria), aunque se fabricaron algunos memristores independientes y transistores CMOS como referencia (Suplementario). Figura 2). Los microchips han sido diseñados para integrar los memristores en las interconexiones de final de línea (BEOL); es decir, se han terminado en la última capa de metalización (la cuarta en nuestra oblea) y se han dejado sin pasivación. Por lo tanto, el óxido de silicio crece naturalmente en las obleas cuando se extraen de la sala limpia industrial (Fig. 1d), que se puede grabar fácilmente para exponer las vías de tungsteno (Fig. 1e y Fig. complementaria 3). Luego, se transfirió a los microchips una lámina de aproximadamente 18 capas de espesor de nitruro de boro hexagonal (h-BN) (es decir, aproximadamente 6 nm), cultivada sobre un sustrato de Cu mediante deposición química de vapor (CVD). .1f) utilizando un proceso a baja temperatura (Métodos). Finalmente, se grabó el h-BN en las almohadillas de contacto y se modelaron y depositaron electrodos superiores hechos de diferentes materiales (es decir, Au-Ti, Au o Ag) en el h-BN para finalizar los circuitos (Fig. 1g). .

a, Fotografía de los microchips de 2 cm × 2 cm que contienen los circuitos CMOS. b, c, Imágenes de microscopio óptico de una parte del microchip que contiene una matriz de barras transversales de 5 × 5 de células 1T1 M, tal como se recibió (b) y después de la fabricación (c). El tamaño de las almohadillas cuadradas es de 50 m × 50 m. d – f, mapas topográficos recopilados con microscopía de fuerza atómica de las vías en las matrices de barras transversales de 5 × 5 en las obleas tal como se recibieron (d), después del grabado con óxido nativo (e) y después de la transferencia de la hoja h-BN (f ). g, Imagen de microscopio óptico de una matriz de barras transversales de 5 × 5 terminada de 1T1M, es decir, después de la transferencia de h-BN y la deposición de los electrodos superiores. h, Imagen de microscopio electrónico de transmisión de barrido transversal de campo oscuro anular de ángulo alto de una celda 1T1M en la matriz de barras transversales. El recuadro, que mide 20 nm × 16 nm, muestra una imagen TEM transversal del memristor Au-Ti-h-BN-W en la vía; Se puede ver la estructura en capas correcta de h-BN. Barras de escala, d – f, 10 μm; g, 25 µm; h, 600 nm.

Como las vías de tungsteno de la cuarta capa de metalización tienen un diámetro de aproximadamente 260 nm (Fig. 1h y Fig. complementaria 3), el tamaño lateral de los memristores h-BN resultantes es, como máximo, 0,053 µm2. La Figura 1h muestra una imagen de microscopio electrónico de transmisión de barrido transversal de campo oscuro anular de ángulo alto de una celda 1T1M (con electrodo superior de Au-Ti) en la matriz de barras transversales (Figuras complementarias 4 y 5). La estructura en capas correcta de la pila h-BN se confirma antes y después de la transferencia mediante microscopía electrónica de transmisión (TEM) de sección transversal (inserto en la Fig. 1h y Datos ampliados en la Fig. 2). Los análisis nanoquímicos mediante espectroscopia de pérdida de energía electrónica demuestran la composición correcta de la hoja de h-BN (Datos ampliados, figura 3). Las imágenes del microscopio óptico (Fig. 1c) revelan que la lámina de h-BN no se agrieta durante la transferencia; Esta es una ventaja importante de utilizar materiales en capas 2D de aproximadamente 6 nm de espesor y aumenta el rendimiento de los dispositivos y circuitos en comparación con sus homólogos que utilizan materiales 2D monocapa6.

Cuando aplicamos secuencias de tensiones de voltaje en rampa (RVS) a varias estructuras independientes de Au-Ti-h-BN-W de 0,053 µm2, la mayoría (aproximadamente el 90%) de ellas muestran fluctuaciones de corriente erráticas y no se observa conmutación resistiva (RS) (Fig. .2a); las corrientes no alcanzan el régimen lineal (es decir, ruptura dieléctrica) incluso si aplicamos 11 V. Esto llama la atención porque la mayoría (más del 75%) de los dispositivos h-BN con áreas más grandes (25 µm2) muestran voltajes de ruptura dieléctrica (VDB) entre 3 y 11 V seguido de RS6 bipolar filamentoso no volátil. La razón debería ser la menor probabilidad de encontrar grupos de defectos en dispositivos pequeños, lo que aumenta notablemente el VDB (ref. 7). Pocas (aproximadamente el 10%) estructuras de Au-Ti-h-BN-W de 0,053 µm2 muestran VDB entre aproximadamente 2,5 y 4 V, seguido de RS bipolar filamentoso no volátil (si se aplica una limitación de corriente de 1 mA o superior, figura complementaria 6). ). Sin embargo, la resistencia es sólo de unos 100 ciclos, principalmente debido a la mala controlabilidad de la corriente a través del memristor y al exceso durante la ruptura dieléctrica6.

a, Caracterización eléctrica de estructuras de Au – Ti – h-BN – W de 0,053 µm2, que muestran fluctuaciones de corriente erráticas y RS no estable (cada línea de color corresponde a un RVS con dos polaridades). b, Característica de salida típica de todos los transistores CMOS independientes. c, RS bipolar no volátil típico medido en la mayoría de las celdas 1T1M con un memristor Au – Ti – h-BN – W y un transistor CMOS (cuando se aplica VG = 1,1 V). d – f, gráficos de resistencia de la celda 1T1M que muestran alrededor de 1,4 millones de ciclos y 1 millón de ciclos para duraciones de pulso de escritura de 0,1 ms (d) y 1 ms (f). e, RLRS y RHRS en una celda 1T1M cuando se aplican tensiones de voltaje pulsado de diferentes duraciones. g, Gráfico de resistencia que muestra RS bipolar no volátil en VG = 1 V para células 1T1M que utilizan memristores Au-h-BN-W. Todos los ensayos de resistencia se han realizado siguiendo el proceso de caracterización recomendado descrito en la ref. 42. h, Voltaje y corriente versus tiempo en una celda 1T1M con memristor Ag–h-BN–W, que muestra una baja energía de conmutación. i, característica STDP de la celda 1T1M con memristor Au – Ti – h-BN – W. Antes de la caracterización STDP, los dispositivos siempre se ajustan a la misma conductancia inicial (gráficos del cuadro inferior, que se relacionan con el eje y derecho).

Por el contrario, el transistor CMOS en la celda 1T1M puede controlar con precisión la corriente a través del memristor h-BN y evitar el exceso de corriente, lo que resulta en un rendimiento sobresaliente. Primero, obtenemos la característica de salida de un transistor CMOS independiente aplicando un voltaje constante a la puerta (VG) y un RVS al drenaje (VDS) y midiendo la corriente drenaje-fuente (IDS); el transistor CMOS funciona correctamente como se esperaba (Fig. 2b). Y en segundo lugar, medimos la celda 1T1M aplicando RVS en el electrodo superior de Au-Ti del memristor mientras mantenemos el terminal fuente del transistor conectado a tierra y aplicamos simultáneamente un VG constante. Cuando se aplica una secuencia de RVS al electrodo superior de la estructura Au – Ti – h-BN – W usando VG = 1,1 V, la mayoría de las células 1T1M muestran RS bipolar no volátil (Fig. 2c y Datos ampliados Fig. 4). Las altas resistencias de estado (RHRS de aproximadamente 200 MΩ y RLRS de aproximadamente 200 KΩ), beneficiosas para reducir el consumo de energía, la no linealidad de las corrientes en ambos estados y las transiciones de estado progresivas indican que la RS no es filamentosa8. Sin embargo, sí vemos un proceso de activación, ya que el primer RVS aumenta ligeramente la conductancia de los dispositivos (es decir, degrada suavemente la pila h-BN, línea azul en la Fig. 2c y Datos extendidos Fig. 4). En el primer microchip que fabricamos, este régimen RS bipolar no filamentoso estable se observó en 32 de 40 células (rendimiento 80%), y en el último se observó en 25 de 25 dispositivos (rendimiento 100%). Por el contrario, las estructuras independientes Au – Ti – h-BN – W de 0,053 µm2 y las células 1T1M sin h-BN nunca mostraron este comportamiento; esto confirma que el RS es producido por la pila h-BN y que el transistor CMOS es clave para controlar su suave degradación. Tenga en cuenta que en las estructuras independientes Au-Ti-h-BN-W la corriente se limita utilizando el analizador de parámetros de semiconductores, cuyo tiempo de activación es largo (aproximadamente 70 µs) y la capacitancia parásita es alta (aproximadamente 300 pF, en relación con los cables). 9; por el contrario, en la celda 1T1M el transistor en serie actúa como una limitación de corriente instantánea (no puede conducir más corriente que la permitida por el tamaño de su canal) y la capacitancia parásita es mucho menor (aproximadamente 50 pF, conexiones internas en el microchip ), lo que reduce la duración de las corrientes transitorias y no deseadas de conmutación a través de la estructura Au-Ti-h-BN-W10. Los valores de RHRS y RLRS son estables en el tiempo, y se pueden programar múltiples niveles de conductancia estable ya sea ajustando VG durante el proceso de configuración (que fija RLRS) y/o ajustando el voltaje final del RVS negativo (que fija RHRS, extendido Datos Fig. 5).

Sin embargo, la observación más sorprendente se relaciona con la resistencia, que alcanza fácilmente los 2,5 millones de ciclos (Fig. 2d-f) cuando se aplican secuencias de tensiones de voltaje pulsadas. Bajo este tipo de estrés, los valores de RHRS, RLRS y RLRS/RHRS se pueden controlar con precisión de tres maneras diferentes: ajustando la duración del pulso de escritura, ajustando la amplitud del pulso de escritura y ajustando la amplitud del borrar el pulso (Fig. 2d – f y Datos extendidos Fig. 6). Esta resistencia es muy alta considerando el pequeño tamaño de los memristores (Nota complementaria 2), y similar a la de las memorias comerciales de acceso aleatorio resistivas basadas en óxido metálico (0,5 millones de ciclos)11 y las memorias de cambio de fase (10 millones de ciclos)12. ,13. Sin embargo, el tiempo de conmutación de las celdas 1T1M que utilizan electrodos superiores de Au-Ti es bastante largo (tSET de 232 µs y tRESET de 783 ns, datos ampliados, figura 7).

Las propiedades de las celdas 1T1M se pueden ajustar utilizando diferentes electrodos superiores (Datos ampliados, Fig. 8). Cuando se utilizan electrodos de Au, los dispositivos muestran una conmutación confiable en resistencias de estado más bajas (Fig. 2g), así como un tiempo de conmutación más corto (t) y una energía de conmutación más baja (E), y cuando se usan electrodos de Ag, estos valores se pueden aumentar. hasta tSET = 680 ns, tRESET = 60 ns, ESET = 21,11 pJ y ERESET = 1,41 pJ (Fig. 2h). Las razones detrás de estas observaciones son la falta de una capa interfacial de Ti (que tiende a absorber oxígeno, aumentando la resistencia fuera del plano) y la mayor conductividad y difusividad de los iones AuX+ y AgX+14 (Nota complementaria 1). El rendimiento observado en las células h-BN-CMOS 1T1M que utilizan electrodos de Au-Ti puede permitirles cubrir aplicaciones específicas entre NAND Flash y DRAM dentro de la jerarquía de memoria (por ejemplo, memoria persistente), y cuando se utilizan electrodos de Au o Ag, su rendimiento puede aumentar. ser válido para circuitos integrados de aplicaciones específicas de baja potencia dentro del Internet de las cosas15 (Figura complementaria 12).

Sobre la base de las métricas de rendimiento medidas anteriormente, las celdas híbridas 2D-CMOS 1T1M muestran un buen potencial para el cálculo de datos. La alta relación RHRS/RLRS y la estabilidad de los estados resistivos a lo largo del tiempo nos permiten implementar operaciones informáticas en memoria aprovechando las conexiones internas de nuestra matriz de barras transversales de 5 × 5 de celdas 2D-CMOS 1T1M. Como prueba de concepto, realizamos operaciones 'o' e 'implicación' (Datos extendidos, figura 9), aunque se podrían realizar fácilmente operaciones más sofisticadas modificando las interconexiones entre los dispositivos mediante un diseño personalizado.

Además, las celdas 1T1M con memristores Au – Ti – h-BN – W muestran plasticidad dependiente del tiempo de pico (STDP) cuando se aplican pares de tensiones de voltaje pulsadas desplazadas en el tiempo en la entrada y salida (Fig. 2i). Este rendimiento de RS no volátil es muy atractivo para construir sinapsis electrónicas para redes neuronales de picos (SNN)16, que consumen menos energía que las redes neuronales profundas tradicionales17.

Aunque implementar mediante hardware un SNN memristivo basado en materiales 2D fiable y capaz de competir con desarrollos de última generación18,19 aún no es posible debido a la menor madurez de estos materiales, sí podemos analizar el rendimiento de un SNN fabricado de memristores que muestran características STDP como las de la Fig. 2i (Nota complementaria 3). Primero, ajustamos los datos STDP medidos de la Fig. 2i, incluida la variabilidad de dispositivo a dispositivo, utilizando un modelo de caída exponencial para implementar la regla de aprendizaje (Fig. 13 complementaria). En segundo lugar, simulamos un SNN para demostrar la capacidad de aprendizaje no supervisado (Fig. 3a) y lo comparamos clasificando las imágenes de la base de datos de dígitos escritos a mano del Instituto Nacional Modificado de Estándares y Tecnología (MNIST)20,21 (Métodos). El SNN tiene 784 neuronas de entrada, una capa excitadora de 400 neuronas y una capa inhibidora de 400 neuronas, además de un bloque de decisión que determina cuál es el dígito más probable (0-9) representado por el patrón de entrada. Entrenamos el SNN con el conjunto de datos MNIST completo y evaluamos la precisión cada 1000 imágenes. La Figura 3b-d muestra las tres principales figuras de mérito para este tipo de SNN (es decir, la evolución de los pesos sinápticos con el número de imágenes de entrenamiento, la matriz de confusión de la red y la precisión del entrenamiento versus el número de imágenes de entrenamiento) y todos ellos indican un excelente desempeño. Para tener en cuenta la variabilidad del dispositivo, consideramos una simulación Monte Carlo con 50 iteraciones que aleatoriza el ajuste exponencial del gráfico STDP y el valor inicial de las sinapsis, y las desviaciones observadas en la precisión son muy bajas (menos del 5%, Fig. 3d y figura complementaria 14). La mejor precisión promedio alcanza aproximadamente el 90 %, lo cual es un valor muy alto considerando la simplicidad del SNN y el protocolo de entrenamiento no supervisado (Tabla complementaria 4).

a, Estructura del SNN considerado. Cada imagen MNIST se reforma como un vector de columna de 784 × 1 y la intensidad de los píxeles se codifica en términos de la frecuencia de activación de las neuronas de entrada. Las únicas sinapsis entrenables son las que conectan la capa de entrada con la capa excitadora, y están modeladas con la característica STDP de las células 1T1M basadas en CMOS-h-BN. El aprendizaje no está supervisado y las neuronas se etiquetan sólo después del entrenamiento. Estas asignaciones de etiquetas-neuronas luego se envían al bloque de decisión junto con los patrones de activación de las neuronas, para inferir la clase de la imagen presentada en la entrada. b, Evolución de las conexiones sinápticas entre las capas de entrada y excitatoria durante el entrenamiento para el caso de 400 neuronas excitadoras y/o inhibidoras. El cuadrado rojo identifica 784 sinapsis dispuestas en una representación de 28 × 28. c, Matriz de confusión que indica la precisión de la clasificación para cada clase del conjunto de datos. d, Precisión de clasificación en función del número de imágenes de entrenamiento presentadas para la red neuronal que comprende 400 neuronas excitadoras y/o inhibidoras. Las barras de error muestran la desviación estándar de 50 ejecuciones de simulación Monte Carlo para cada punto de precisión. e, Esquema del circuito del bloque neurona-sinapsis-neurona propuesto que combina células 1T1M basadas en h-BN y circuitos CMOS. Los colores indican la neurona completa (cuadro circundante gris), el bloque central (cuadro azul claro) y los bloques de construcción individuales (cuadros rojo claro). CCY, transportador actual. f, Simulación SPICE de las señales pre y postsinápticas aplicadas al 1T1M basado en CMOS – h-BN. g, simulación SPICE del potencial de membrana de la neurona. Los eventos de disparo se separan progresivamente entre sí debido al umbral de disparo adaptativo.

También proponemos un circuito CMOS para la implementación de hardware de una neurona electrónica basada en nuestros memristores h-BN (Fig. 3e), que es capaz de tener en cuenta el umbral de activación adaptativo y el período refractario después de la activación (trazas pre y postsinápticas y la evolución del potencial de membrana, simulada mediante SPICE, en la Fig. 3f, g).

Hoy en día, muy pocos productos electrónicos comerciales ya incluyen materiales 2D, y los que lo incluyen (sensores22, cámaras especiales23) utilizan una densidad de integración muy baja (más de 100 µm2 por dispositivo), porque en dispositivos más grandes los defectos locales en el material 2D no son tan perjudicial. Nuestros microchips híbridos 2D-CMOS todavía están lejos de estar listos para la producción, pero podemos afirmar con seguridad que nuestro trabajo representa el mayor nivel de rendimiento y preparación tecnológica jamás alcanzado en circuitos o dispositivos electrónicos basados en materiales 2D de alta densidad de integración. Las características eléctricas de los memristores h-BN conectados a un transistor CMOS son en órdenes de magnitud superiores a las de los memristores h-BN independientes6,24,25,26,27 y a las de los memristores h-BN conectados a transistores basados en materiales 2D28,29 .

Los voltajes necesarios para conmutar nuestros dispositivos (de ±1,4 a ±5 V) son bajos en comparación con otros prototipos en el campo de los materiales 2D (incluso más de 20 V)30,31,32, pero aún superiores a los utilizados en los 180 Nodo CMOS de nm. Sin embargo, esto no es un impedimento para el desarrollo de esta tecnología, ya que existen muchos microchips comerciales que operan a voltajes mucho más altos; ese es el caso de todas las memorias Flash33 (las memorias Flash 3D-NAND de última generación están programadas en alrededor de 20 V)34 y todos los microchips CMOS bipolares para aplicaciones automotrices (que requieren hasta 40 V)35. Las estrategias para fabricar obleas con dispositivos que funcionan a diferentes voltajes están muy extendidas36, y muchas empresas37,38 ofrecen versiones de su tecnología CMOS de 180 nm que funcionan a altos voltajes superiores a 18 V. Tenga en cuenta que los prototipos de dispositivos memristivos desarrollados por las empresas también funcionan a ±5 V (ref. 39).

Finalmente observamos que, a primera vista, el uso de electrodos de Au y Ag puede no parecer ideal porque están categorizados como contaminantes en procesos de primera línea (FEOL). Sin embargo, nuestros memristores h-BN están integrados en la última capa metálica de las interconexiones BEOL (Fig. 1h), donde generalmente se usan almohadillas, revestimientos y cables de Au40 (Datos ampliados, Fig. 10). La industria de los semiconductores también ha desarrollado memorias ferroeléctricas con alto contenido de Iridio41 (un material contaminante prohibido en los procesos FEOL), y las empresas que trabajan en el campo de materiales 2D utilizan electrodos de Au en sus estudios y prototipos de FEOL (Tabla complementaria 5). Por lo tanto, el uso de electrodos de Au, Au-Ti o Ag en nuestros microchips híbridos 2D-CMOS para aplicaciones memristivas no impide su adopción por parte de la industria.

Los circuitos de transistores de efecto de campo semiconductores de óxido metálico se fabricaron en una fundición CMOS estándar. El tamaño de las obleas es de 200 mm y el nodo tecnológico es de 180 nm. Cada oblea contenía 60 chips con un tamaño de 2 cm × 2 cm, y cada uno de ellos contenía diferentes circuitos, incluidos memristores sin terminar, transistores terminados y conjuntos de barras transversales de 5 × 5 celdas 1T1M sin terminar. Como recibimos la oblea de silicio sin capa de pasivación, primero la cortamos para separar los microchips y luego grabamos el óxido nativo sumergiéndolos en una solución diluida de ácido fluorhídrico (10:1) durante 1 min para grabar el óxido nativo (SiO2). . Este paso se llevó a cabo para exponer las vías conductoras de tungsteno para hacer un buen contacto eléctrico con materiales 2D. En segundo lugar, transferimos una hoja de h-BN multicapa (previamente cultivada mediante CVD en una lámina de Cu) utilizando un método de transferencia húmeda. Se recubrió por rotación una capa de polimetacrilato de metilo (PMMA) con un espesor de alrededor de 300 nm sobre el h-BN cortado. La muestra de PMMA–h-BN–Cu se depositó en una solución de FeCl3 (0,1 g ml-1) para grabar el sustrato de Cu y, una vez que el Cu desapareció, la muestra de PMMA–h-BN resultante se lavó en una solución de HCl diluida (1 mol l-1 durante 1 min) y agua desionizada (durante 1 h). La muestra de PMMA-h-BN se recogió utilizando el microchip CMOS nativo libre de óxido y se secó de forma natural en una caja seca. Luego se eliminó el PMMA sumergiendo la muestra en acetona durante 24 h. En tercer lugar, utilizamos fotolitografía (alineador de máscara de SUSS MicroTec, modelo MJB4) para exponer el h-BN en la parte superior de la almohadilla metálica. Luego utilizamos un método de grabado en seco con plasma Ar-O2 (Plasma Cleaner de PVA TePla America Inc., modelo IoN 40) para grabar el h-BN (300 W durante 10 min) y exponer las almohadillas. Finalmente, utilizamos fotolitografía, evaporación por haz de electrones (Kurt J. Lesker, modelo PVD75) y un proceso de despegue (enjuague en acetona durante 1 min) para modelar y depositar los electrodos superiores y/o electrodos de drenaje (3 nm Ti con 40 nm Au encima sin romper el vacío, o 50 nm Au o 50 nm Ag). El proceso fue sencillo y reproducible, aunque creemos que podría mejorarse considerablemente si se utilizan métodos optimizados en una sala blanca industrial. Idealmente, el h-BN debería cultivarse en grandes sistemas CVD (por ejemplo, Aixtron43) y transferirse a las obleas antes de cortarlas en múltiples microchips, utilizando métodos como la desunión por láser44. Tenga en cuenta que incluso las grandes empresas siguen utilizando hornos tubulares pequeños (7,6 cm o 3 pulgadas) para hacer crecer el h-BN para sus prototipos45. También confirmamos que finalizar los microchips y grabar la película de pasivación antes de transferir el h-BN funciona bien.

La morfología de los dispositivos se investigó mediante un microscopio óptico (DM 4000M, Leica), AFM (Dimension Icon, Bruker) y TEM (Titan Themis, FEI). Las laminillas delgadas para la inspección TEM se prepararon utilizando un microscopio electrónico de barrido provisto de un haz de iones enfocado (Helios G4 UX, Thermo Fisher Scientific). La caracterización eléctrica se realizó utilizando dos estaciones de sonda (ambas M150, Cascade) conectadas a diferentes analizadores de parámetros de semiconductores: un Keithley 4200 y un Keysight B1500A. Todas las curvas IV bajo voltajes de CC se recopilaron utilizando el Keithley 4200 en el modo de barrido de voltaje en rampa, para lo cual se necesitan tres unidades de medida de fuente para drenaje, fuente y compuerta. Además, todas las curvas IV en modo de pulso fueron recopiladas por Keysight B1500A con dos unidades de medición rápida/generador de formas de onda conectadas al drenaje y a la fuente. Se utilizó una fuente de alimentación de CC Agilent E3631A para aplicar tensión de voltaje constante en la puerta del transistor como voltaje de puerta para la medición del pulso. Todas las parcelas de resistencia se recolectaron utilizando el método recomendado descrito en la ref. 42.

La arquitectura SNN20 se ha desarrollado utilizando Brian2 (ref. 46), un simulador SNN escrito en Python. El proceso de aprendizaje se basa en la medición empírica del STDP realizada en las celdas 1T1M combinando un memristor Au–Ti–h-BN–W en un transistor CMOS. Consideramos la variabilidad de la red haciendo funcionar un motor Monte Carlo. Comparamos la precisión del SNN durante la clasificación de imágenes20 del conjunto de datos MNIST de dígitos escritos a mano21 bajo un esquema de aprendizaje no supervisado. Proponemos un modelo a nivel de circuito para el sistema neurona-sinapsis-neurona, así como su implementación en SPICE. En la Nota complementaria 3 se proporciona una descripción detallada del SNN y su rendimiento.

Los datos necesarios para evaluar las conclusiones de este trabajo están disponibles públicamente en línea en https://doi.org/10.5281/zenodo.7607096. Los conjuntos de datos que utilizamos para la evaluación comparativa están disponibles públicamente en la ref. 21. Los métodos de formación se proporcionan en la ref. 20.

El simulador Brian2 utilizado aquí está disponible públicamente en la ref. 46. Los códigos utilizados para las simulaciones descritas en Métodos están disponibles públicamente en línea en https://doi.org/10.5281/zenodo.7607096.

Akinwande, D. y col. Grafeno y materiales bidimensionales para la tecnología del silicio. Naturaleza 573, 507–518 (2019).

Artículo CAS PubMed ADS Google Scholar

La Hoja de Ruta Internacional para Dispositivos y Sistemas (IEEE, 2021); https://irds.ieee.org/editions/2021.

Goossens, S. y col. Matriz de sensores de imagen de banda ancha basada en la integración de grafeno-CMOS. Nat. Fotón. 11, 366–371 (2017).

Artículo CAS ADS Google Scholar

Lin, Y. et al. Circuito integrado de grafeno a escala de oblea. Ciencia 332, 1294-1297 (2011).

Artículo CAS PubMed ADS Google Scholar

Han, S., García, AV, Oida, S., Jenkins, KA y Haensch, W. Circuito integrado del receptor de radiofrecuencia de grafeno. Nat. Comunitario. Rev. 5, 3086 (2014).

Artículo PubMed ADS Google Scholar

Shen, Y. et al. Variabilidad y rendimiento en circuitos memristivos basados en h-BN: el papel de cada tipo de defecto. Adv. Madre. 33, 2103656 (2021).

Artículo CAS Google Scholar

Chen, A. Formación de escalamiento de voltaje de memorias de conmutación resistivas. En Proc. 71ª Conferencia de investigación de dispositivos 181–182 (IEEE, 2013).

Sawa, A. Conmutación resistiva en óxidos de metales de transición. Madre. Hoy 11, 28–36 (2008).

Artículo CAS Google Scholar

Instrumentos de unidades de medida fuente (SMU) 2600B. Tektronix https://www.tek.com/en/datasheet/2600b-source-measure-units-smu-instruments (2023).

Chen, A. Sobreimpulso actual durante las operaciones de configuración y reinicio de memorias de conmutación resistivas. En Proc. Simposio internacional de física de confiabilidad (IRPS) de IEEE 2012 MY.2.1–MY.2.4 (IEEE, 2012)

Memoria no volátil con corriente operativa ReRAM muy pequeña. Fujitsu https://www.fujitsu.com/jp/group/fsm/en/products/reram/ (2023).

Análisis de Intel-Micron 3D XPoint: la memoria no volátil de próxima generación. Anandtech https://www.anandtech.com/show/9470/intel-and-micron-announce-3d-xpoint-nonvolatile-memory-technology-1000x-higher-performance-endurance-than-nand (2023).

Kau, DC y cols. Memoria de cambio de fase de punto de cruce apilable. En Proc. Reunión internacional de dispositivos electrónicos (IEDM) 1–4 de IEEE de 2009 (IEEE, 2009).

Yang, Y. et al. Dinámica electroquímica de inclusiones metálicas a nanoescala en dieléctricos. Nat. Comunitario. 5, 4232 (2014).

Artículo CAS PubMed ADS Google Scholar

Lanza, M. et al. Tecnologías memristivas para almacenamiento de datos, computación, cifrado y comunicación por radiofrecuencia. Ciencia 376, eabj9979 (2022).

Yang, J., Strukov, D. y Stewart, D. Dispositivos memristivos para informática. Nat. Nanotecnología. 8, 13-24 (2013).

Artículo CAS ADS Google Scholar

Merolla, PA y cols. Un circuito integrado de un millón de neuronas con una red e interfaz de comunicación escalables. Ciencia 345, 668–673 (2014).

Artículo CAS PubMed ADS Google Scholar

Li, C. y col. Aprendizaje in situ eficiente y autoadaptativo en redes neuronales de memristores multicapa. Nat. Comunitario. 9, 2385 (2018).

Artículo PubMed PubMed Central ADS Google Scholar

Ishii, M. y col. Matriz sináptica PCM 6T2R de 1,4 M entrenable en chip con neuronas LIF estocásticas de 1,6 K para potenciar RBM. En Proc. Reunión internacional de dispositivos electrónicos (IEDM) IEEE de 2019 14.2.1–14.2.4 (IEEE, 2019).

Diehl, PU y Cook, M. Aprendizaje no supervisado del reconocimiento de dígitos mediante plasticidad dependiente del tiempo de pico. Frente. Computadora. Neurosc. 9, 1662–5188 (2015).

Artículo de Google Scholar

LeCun, Y., Cortes, C. & Burges, C. Base de datos de dígitos escritos a mano MNIST (ATT Labs, 2010); http://yann.lecun.com/exdb/mnist/

Tarjeta de grafenoa. Grafenoa https://www.graphenea.com/ (2023).

Emberion, socio industrial emblemático de Graphene, lanza un sensor de matriz de amplio espectro en Laser World of Photonics. Buque insignia de grafeno https://graphene-flagship.eu/graphene/news/emberion-launches-hyperspectral-array-sensor-at-laser-world-of-photonics/ (2019).

Kim, M. y col. Interruptores analógicos fabricados a partir de monocapas de nitruro de boro para aplicación en sistemas de comunicación 5G y terahercios. Nat. Electrón. 3, 479–485 (2020).

Artículo CAS Google Scholar

Shi, Y. et al. Sinapsis electrónicas hechas de materiales bidimensionales en capas. Nat. Electrón. 1, 458–465 (2018).

Artículo de Google Scholar

Qian, K. y col. Película delgada de nitruro de boro hexagonal para aplicaciones de memoria resistiva flexible. Adv. Función. Madre. 26, 2176–2184 (2016).

Artículo CAS Google Scholar

Zhuang, P. y col. Conmutación resistiva no polar de memorias basadas en hBN multicapa. Adv. Electrón. Madre. 6, 1900979 (2020).

Artículo CAS ADS Google Scholar

Yang, R. y col. Memoria ternaria direccionable por contenido con transistores MoS2 para búsqueda masiva de datos en paralelo. Nat. Electrón. 2, 108-114 (2019).

Artículo de Google Scholar

Wang, C. y col. Células 1T1R apiladas monolíticas en 3D que utilizan monocapa MoS2 FET y hBN RRAM fabricadas a baja temperatura (150 °C). En Proc. Reunión internacional de dispositivos electrónicos (IEDM) IEEE 2018 22.5.1-22.5.4 (IEEE, 2018).

Wu, F. y col. Transistores verticales MoS2 con longitudes de puerta inferiores a 1 nm. Naturaleza 603, 259–264 (2022).

Artículo CAS PubMed ADS Google Scholar

Liu, L. y col. Nucleación uniforme y epitaxia de disulfuro de molibdeno bicapa sobre zafiro. Naturaleza 605, 69–75 (2022).

Artículo CAS PubMed ADS Google Scholar

Marega, G. et al. Lógica en memoria basada en un semiconductor atómicamente delgado. Naturaleza 587, 72–77 (2020).

Artículo PubMed Central ADS Google Scholar

Goda, A. Logros de la tecnología 3-D NAND y perspectivas de escalamiento futuro. Traducción IEEE. Dispositivos electrónicos 67, 1373–1381 (2020).

Artículo CAS ADS Google Scholar

Lin, WL y cols. Corriente transitoria inducida por trampa de límite de grano en una cadena de celdas flash NAND 3-D. Traducción IEEE. Dispositivos electrónicos 66, 1734-1740 (2019).

Artículo CAS ADS Google Scholar

Robustez y rendimiento analógico estándar automotriz. Número de folleto BR2206AUTOICS. ST Microelectronics https://www.st.com/en/automotive-analog-and-power.html#documentation (2023).

Niimi, H., Khamankar, R. y Alshareef, HN Método para la formación de puertas de nitruro de forma no térmica para dispositivos de alto voltaje. Patente estadounidense 6.566 B2 (2004).

Señal mixta/CMOS. Tower Semiconductor https://towersemi.com/technology/mixed-signal-cmos/ (sin fecha).

Minixhofer, R. y col. Una tecnología de energía inteligente CMOS de alto voltaje de 120 V y 180 nm para la integración de sistema en chip. En Proc. 22º Simposio internacional sobre circuitos integrados y dispositivos semiconductores de potencia (ISPSD) 75–78 (IEEE, 2010).

Saitoh, M. y col. FeFET y FTJ basados en HfO2 para LSI 3D centrado en memoria ferroeléctrica hacia aplicaciones de inteligencia artificial y almacenamiento de baja potencia y alta densidad. En Proc. Reunión internacional de dispositivos electrónicos (IEDM) IEEE 2020 375–378 (IEEE 2020).

Goodman, P. Usos actuales y futuros del oro en electrónica. Toro de Oro. 35, 21-26 (2002).

Artículo CAS Google Scholar

Summerfelt SR et al. Métodos de limpieza por grabado de pilas de condensadores ferroeléctricos. Patente estadounidense 7.220.600 B2 (2007).

Lanza, M. et al. Normas para la caracterización de la resistencia en dispositivos de conmutación resistiva. ACS Nano 15, 17214–17231 (2021).

Artículo CAS PubMed Google Scholar

Gomollon-Bel, F. Grafeno rentable a gran escala con sistemas AIXTRON. Buque insignia del grafeno https://graphene-flagship.eu/graphene/news/cost- Effective-large-scale-graphene-with-aixtron-systems/ (2019).

Phommahaxay, A. y col. El creciente campo de aplicación de la desunión por láser: desde embalajes avanzados hasta la nanoelectrónica del futuro. En Proc. Conferencia internacional de envasado a nivel de oblea de 2019 (IWLPC) 1–8 (IEEE, 2019).

Chen, TA y cols. Monocapas de nitruro de boro hexagonal monocristalino a escala de oblea sobre Cu (111). Naturaleza 579, 219–223 (2020).

Artículo CAS PubMed ADS Google Scholar

Stimberg, M., Brette, R. & Goodman, DF Brian 2, un simulador neuronal intuitivo y eficiente. eLife 8, e47314 (2019).

Artículo CAS PubMed PubMed Central Google Scholar

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Este trabajo ha sido apoyado por el Ministerio de Ciencia y Tecnología de China (subvención n.º 2019YFE0124200 y 2018YFE0100800), la Fundación Nacional de Ciencias Naturales de China (subvención n.º 61874075) y el plan de financiación Baseline de la Universidad de Ciencia y Tecnología Rey Abdullah. .

Estos autores contribuyeron igualmente: Kaichen Zhu, Sebastian Pazos

Programa de Ingeniería y Ciencia de Materiales, División de Ingeniería y Ciencias Físicas, Universidad de Ciencia y Tecnología Rey Abdullah (KAUST), Thuwal, Arabia Saudita

Kaichen Zhu, Sebastian Pazos, Fernando Aguirre, Yaqing Shen, Yue Yuan, Wenwen Zheng, Osamah Alharbi, Marco A. Villena, Bin Fang, Xixiang Zhang, Husam N. Alshareef y Mario Lanza

Instituto de Microelectrónica, Universidad de Tsinghua, Beijing, China

Xinyi Li y Huaqiang Wu

Departamento de Electrónica, Información y Bioingeniería, Politécnico de Milán, Milán, Italia

Alessandro Milozzi, Matteo Farronato y Daniele Ielmini

Departamento de Ingeniería Térmica y de Fluidos, Facultad de Tecnología de Ingeniería, Universidad de Twente, Enschede, Países Bajos

Miguel Muñoz-Rojo

Instituto de Micro y Nanotecnología, IMN-CNM, CSIC (CEI UAM+CSIC), Madrid, España

Miguel Muñoz-Rojo

Instituto de Nanociencia y Materiales Blandos Funcionales, Centro de Innovación Colaborativa de Nanociencia y Tecnología de Suzhou, Universidad de Soochow, Suzhou, China

Tao Wang

División de Ingeniería y Ciencias Informáticas, Eléctricas y Matemáticas, Universidad de Ciencia y Tecnología Rey Abdullah, Thuwal, Arabia Saudita

Ren Li y Hossein Fariborzi

Departamento de Electrónica y Tecnología Informática, Facultad de Ciencias, Universidad de Granada, Granada, España

Juan B. Roldán

Departamento de Ingeniería Eléctrica y Tecnología de Medios, Instituto Tecnológico de Deggendorf, Deggendorf, Alemania

Günther Benstetter

Instituto de Microelectrónica, TU Wien, Viena, Austria

Tibor Grasser

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KZ, SP y ML diseñaron los experimentos. XL y HW proporcionaron las obleas CMOS. KZ, YS, YY, WZ y OA fabricaron los microchips híbridos 2D-CMOS. KZ y SP caracterizaron los microchips. KZ midió las puertas lógicas. RL, HF y TW ayudaron en la caracterización eléctrica. FA realizó la simulación de la red neuronal. MAV, BF, AM y MF ayudaron en la fabricación, caracterización y simulación de estructuras incluidas en la versión intermedia de este manuscrito que finalmente fueron eliminadas. MM-R., JBR, GB, XZ, HA, TG y DI dieron recomendaciones técnicas sobre fabricación, caracterización y/o simulaciones. ML escribió el manuscrito, que fue revisado por todos los autores.

Correspondencia a Mario Lanza.

Los autores declaran no tener conflictos de intereses.

Nature agradece a Deji Akinwande, Lain-Jong Li y los demás revisores anónimos por su contribución a la revisión por pares de este trabajo.

Nota del editor Springer Nature se mantiene neutral con respecto a reclamos jurisdiccionales en mapas publicados y afiliaciones institucionales.

Foto de la oblea de 200 mm recibida de la fundición que contiene todos los microchips de 2 cm × 2 cm, fabricados con circuitos CMOS.

Imágenes TEM transversales de la lámina h-BN multicapa a medida que crece en Cu. La estructura en capas es evidente, aunque contiene defectos locales (es decir, distorsiones de la red) producidos durante el proceso CVD; no están relacionados con el proceso FIB porque nuestras muestras exfoliadas nunca muestran estas características. Esos defectos nativos son necesarios para la observación del efecto memristivo. Las barras de escala (de arriba a abajo) y 6 nm, 6 nm, 4 nm y 3 nm.

Señal de espectroscopía de pérdida de energía electrónica que muestra la estructura correcta de la pila h-BN en el microchip CMOS. La imagen también muestra que el electrodo de titanio puede absorber una cantidad notable de oxígeno. Este pico de oxígeno no se observa cuando se utilizan electrodos de oro o plata.

Gráficos de corriente versus voltaje recopilados para diferentes celdas 1T1M utilizando memristores Au-Ti-h-BN-W con un tamaño lateral de 0,053 µm2. Los gráficos se han dibujado con un 75% de transparencia para enfatizar la tendencia general. Cada gráfico contiene 50 ciclos o más. La primera tensión de tensión aumentada se muestra en color azul; normalmente es más aislante que el resto, lo que indica la necesidad de un paso de activación que degrade suavemente el h-BN y produzca RS. Sin embargo, ningún filamento se forma completamente (consulte la Nota complementaria 1).

Gráficos de corriente versus tiempo para una celda 1T1M cuando se usa un voltaje final diferente del RVS de reinicio. Se pueden programar múltiples niveles de conductancia estable. La composición del electrodo superior es Au-Ti. El voltaje de lectura aplicado es de 0,1 V. Medimos la retención de varios estados hasta 7 h, y el resto hasta 200 s debido a la disponibilidad del laboratorio. Los dispositivos no muestran signos de degradación de la conductancia en ningún estado medido después de 7 h, aunque se detecta una deriva típica (menos del 5%), lo cual es aceptable. Según la Corporación de Investigación de Semiconductores [V. Zhirnov, Plan Decadal para Semiconductores: Nuevas trayectorias para la memoria y el almacenamiento, presentado en el Simposio de tecnología de memoria no volátil de 2022, del 7 al 11 de diciembre en Stanford, EE. UU.], la rotación de bytes no guardados y la vida útil de múltiples aplicaciones de memoria es actualmente inferior a 15 h, por lo que no será necesario un tiempo de retención superior a 10 años. De manera similar, los requisitos en términos de tiempo de retención para las sinapsis electrónicas memristivas son mucho más relajados que en la mayoría de las memorias electrónicas, y se ha afirmado un funcionamiento correcto con tiempos de retención cortos de unas pocas horas [ver Kuzum, D., Yu, S., & Wong , Electrónica HP Synaptic: materiales, dispositivos y aplicaciones. Nanotecnología 24, 382001 (2013)].

Valores de RHRS y RLRS dependiendo de la amplitud del pulso de la operación de escritura y borrado. El valor de la ventana RLRS/RHRS también se puede ajustar de esta manera.

Gráficos de voltaje y corriente versus tiempo que muestran el RS bipolar no volátil con alta resolución temporal. El tiempo de conmutación para la transición establecida es de 232 µs y el de la transición de reinicio es de 783 ns.

Gráficos de voltaje y corriente versus tiempo que muestran RS bipolar no volátil reproducible en dispositivos con electrodo superior de Au-Ti, Au y Ag. Los voltajes de operación y los tiempos de conmutación son diferentes, lo que proporciona suficiente flexibilidad para operar en diferentes regímenes.

a,b, Diagrama esquemático y actual versus tiempo para operaciones lógicas "o" e "implicación" (respectivamente) realizadas con la matriz de barras transversales de celdas 1T1M en el microchip híbrido 2D/CMOS. El valor de la corriente de salida cambia dependiendo de la conductancia de los memristores M1 y M2, que se indica como “00”, “01”, “10” y “11” en cada segmento del gráfico (“0” y “1 ”significa baja y alta conductancia, respectivamente).

Representación esquemática de un microchip; La posición de nuestro memristor está indicada con una estrella verde. Nuestros memristores están integrados en la última capa de metalización del BEOL, donde a menudo se emplean revestimientos de Au, y muy lejos de los transistores del FEOL. Aparte de esto, también se suele emplear la unión de cables de Au al enchufe. Por lo tanto, el uso de electrodos de Au en los memristores no es una preocupación para este tipo de dispositivos/circuitos. STI significa aislamiento de zanjas poco profundas.

Este archivo contiene Figs complementarias. 1 a 14, tablas 1 a 5 y referencias.

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Reimpresiones y permisos

Zhu, K., Pazos, S., Aguirre, F. et al. Microchips híbridos 2D-CMOS para aplicaciones memristivas. Naturaleza 618, 57–62 (2023). https://doi.org/10.1038/s41586-023-05973-1

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Recibido: 04 de marzo de 2022

Aceptado: 17 de marzo de 2023

Publicado: 27 de marzo de 2023

Fecha de emisión: 01 de junio de 2023

DOI: https://doi.org/10.1038/s41586-023-05973-1

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Electrónica de la naturaleza (2023)

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